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要求:
(1)精通verilog语言,对相关项目经验不作强制性要求;
(2)熟练运用modelsim或其他第三方仿真软件;
(3)实习期要能达到半年以上;
(4)对静态时序约束,signaltap使用熟练更佳;
(5)要求为研究生,而且最好人在广东这边;
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