- 工作地点：南京
- 职位：
- 信息来源：南京理工大学-宣讲会
说明：
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- 宣讲会详情
- 单位简介
一、招聘类别：
1. 2018年实习生：大四、硕二
2. 2018年应届毕业生：本科、硕士
二、招募职位及相关要求：
1. Front-end design engineer (FE Job Description) ASIC设计前端工程师(综合/时序/功耗)
- Logic/physical Synthesis
- Design (RTL coding/netlist) quality check
- Timing constraints (SDC) creation, validation, and quality check, timing budget
- STA/SI timing closure flow with Synopsys tools
- Co-work with BE team to implement chip partition, floorplan and final timing closure on block/chip level design
- Achieve special timing closure, such as DDR/eMMC/SDIO etc. IO design
- Low power file (UPF/CPF) creation, validation and quality check with synopsys MVRC/Conformal-CLP
- Power analysis/verification with UPF/CPF flow
- Enhance current timing/low power design closure flow from front-end to back-end
Candidate requirements:
- BSEE/ME/CE, MSEE/ME/CE is preferred (电子工程／微电子／通讯工程）
- Interest in IC design implementation
- Hand-on experience in Synopsys (DC/PT/Formality/MVRC) and Cadence (LEC/LEC-CLP) is preferred
- Users of Perl or TCL is preferred
- English communication skill
2. BE design engineer (BE Job Description) ASIC设计后端布局布线工程师
- Block/Chip level physical design implementations from netlist to GDSII flow
- Design/IP Macro/IO floorplaning
- Power design, analysis & IRDrop signoff
- Clock distribution analysis and CTS generation
- Place & routing, timing closure and timing signoff
- Physical design verification (DRC/LVS/ERC/DFM)
- UPF/CPF design flow implementation
Candidate requirements:
- BSEE/ME/CE, MSEE/ME/CE is preferred (电子工程／微电子／通讯工程）
- Interest in IC design implementation
- Hand-on experience in Synopsys (ICC/ICC2/PT/StarRC) and Cadence (EDI/EPS) is preferred
- User of Perl or TCL is preferred
- English communication skill
3.DFT design engineer (DFT Job Description) ASIC可测性设计工程师
- Block/Chip level DFT feature and architecture definition
- DFT specification generation and review with customer co-work
- Implement block/chip level DC/AC SCAN, BSD, MBIST and IP macro test
- Do all verifications on DFT structures, and deliver quality production ATE patterns
- Deliver quality DFT timing constraints and support BE team timing closure
- Support ATE bring-up, and debug the ATE patterns for production flow
- Support logic scan/MBIST etc. DFT diagnosis for yield improvement
Candidate requirements:
- BSEE/ME/CE, MSEE/ME/CE is preferred (电子工程／微电子／通讯工程）
- Interest in IC design implementation
- Hand-on experience in Synopsys (DFT Compiler/TetraMax/VCS) and Mentor Tessent MBIST is preferred
- User of Perl or TCL is preferred
- English communication skill
三、简历投递与招聘方式：
1.请附上个人中英文简历、自传、成绩单，请邮寄给cn-hr@
2.主旨请注明投递职缺
3.投递简历->电话通知面试->测验&面试->面试结果通知
四、工作地点:
南京市高新区研创园团结路99号孵鹰大厦C座1401室
南京江北新区产业技术研创园，参考网址:ww***com[点击查看]
五、福利项目:
实习生：完整培训规划、提供免费优质住宿、餐贴、交通补贴、团体商业保险、双休
正职：完整培训规划、提供免费优质住宿、餐贴，年度员工旅游、中秋礼券、团体商业保险、入职即有年休假、双休、完整社保福利
六、联络信息
1.公司网址信息: ww***com[点击查看]
2.招聘专线：025-58535868 17826089760
3.联络窗口：徐雅慧 yahui.hsu@
一、公司简介
创意电子为全球通讯、计算机和消费性电子公司所仰赖的首屈一指的ASIC设计服务公司，拥有全球最先进90nm、65nm、40nm、 28nm和16nm的纳米系统单芯片(SoC)设计经验和提供全方位解决方案，包括各类数字、模拟及CPU核等IP，系统开发及验证平台，封装测试设计与服务，是您迈向低功耗和高效能纳米系统单芯片(SoC)及系统级封装(SiP)项目成功的最佳途径。
创意电子成立于公元 1998 年，已在台湾证券交易所公开上市，股票代号为3443。公元 2003 年，全球晶圆代工服务的领导厂商——台湾集成电路制造股份有限公司 (以下简称台积电，TSMC) 始参与投资创意电子，且成为目前最大之投资股东。
创意电子与台积电(TSMC) 策略联盟，可提供更先进、更完整及更优质的IC设计服务及解决方案，服务的客户群及合作伙伴遍布全球，包括大中华区、日本、韩国、北美及欧洲等地。
创新产品及服务：
l SoC设计服务：Spec-in to GDS、RTL-in to GDS、Netlist-in to GDS
l 设计至芯片成品一条龙(Turnkey)代工服务：封装工程、测试工程、产品工程、失效分析能力及WIP在线监控
l 多项目晶圆(MPW)服务：
7nm/16nm/28nm/40nm/65nm/90nm/0.13um/0.18um/0.25um/0.35um
l IP服务：IP采购、授权、及定制化IO
l 未来应用：车用电子/无人机/5G/AI/AR&VR/WIFI/Data center
二、简历投递与招聘方式：
1.请附上个人中英文简历、自传、成绩单，请邮寄给cn-hr@
2.主旨请注明投递职缺
3.投递简历->电话通知面试->测验&面试->面试结果通知
三、工作地点:
南京市高新区研创园团结路99号孵鹰大厦C座1401室
南京江北新区产业技术研创园，参考网址:ww***com[点击查看]
四、联络信息
1.公司网址信息: ww***com[点击查看]
2.招聘专线：025-58535868 17826089760
3.联络窗口：徐雅慧 yahui.hsu@
