- 工作地点：天津
- 职位：ASIC Logic Design Engineers
- 信息来源：南开大学
说明：
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ASIC Logic Design Engineers
10000元以上
天津瑞发科半导体技术有限公司
工作地域：天津市 职位类别：工程技术人员 学历要求：硕士研究生 招聘人数：5人
发布时间：2020-09-14
* 专业要求：
1.Develop micro-architecture based on specification and customer input.
2.Develop implementation spec for sub-blocks.
3.Verilog design, DFT and timing closure.
4.Block level verification and FPGA prototyping.
2.Develop implementation spec for sub-blocks.
3.Verilog design, DFT and timing closure.
4.Block level verification and FPGA prototyping.
* 职位描述：
1.Solid knowledge of semiconductor logic design and flow, familiar with Synthesis and Static Timing Analysis.
2.Strong programming skills (C/C /SystemC/Verilog)
3.Familiar with UNIX environment Perl/ TCL/bash/csh
4.Strong analytical and problem solving capability.
5.Good communication skills and presentation skills, easy to work with.
6.Detail oriented, methodical.
7.Able to read and interpret English specifications and documents accurately.
8.MS or PhD degree in Computer Science or Electrical Engineering
温馨须知：
1、 履历投递说明：为提高履历处理效率，目前先接受电子履历应征方式。履历投递步骤如下：
Step1：将完整电子履历文件名保存为“姓名_应征职位”。
Step2：将履历以电子邮件附件方式发送至jing.shi@。 切勿将履历直接贴于邮件正文内。
邮件主题格式为：
[2020应届][应聘职位][学校科系][学历][姓名][联系电话]。 电邮: jing.shi@
